Fre
nerd
Posts: 90
|
 |
« Reply #15 on: January 15, 2007, 06:34:10 pm » |
|
Iemand idee voor vraag 4? Lijkt me simpel, maar toch  Vermoed wel dat we dit jaar die "sampling" niet gezien hebben. |
|
|
|
|
Logged
|
|
|
|
Ben
Salweno-fotograaf
Administrator
postmonster
Posts: 635
|
|
« Reply #16 on: January 15, 2007, 10:07:52 pm » |
|
Die heeft Jeroen deze middag opgelost.
Stel dat je 100 instructies hebt.
Dan heb je:
40 instructies van sample 1, of 20 cycli
30 instructies van sample 2, of 10 cycli
30 instructies van sample 3, of 30 cycli
In totaal 60 cycli, 2/6 daarvan voor sample 1 etc...
Het gemiddeld vormogen wordt dan:
2/6 * 50W + 1/6 * 60W + 3/6 * 30W = 125/3 W
|
|
|
|
|
Logged
|
|
|
|
d.b
n00b
Posts: 23
|
|
« Reply #17 on: January 15, 2007, 10:10:27 pm » |
|
Heeft iemand een antwoord op vraag 7?
Ik vind niet direct iets in de cursus over de energie-efficintie van een SMT architectuur.
|
|
|
|
|
Logged
|
|
|
|
Ben
Salweno-fotograaf
Administrator
postmonster
Posts: 635
|
|
« Reply #18 on: January 15, 2007, 11:49:46 pm » |
|
Is er ondertussen al iets geweten over die toegang naar L2-cache bij vraag 5.c?
Ik heb die gewoon 4 cycli in het reservatiestation gezet en er dan vanuit gegaan dat die data op het einde van die 4e cyclus beschikbaar was en dan komt het schoon uit bij mij.
|
|
|
|
|
Logged
|
|
|
|
Fre
nerd
Posts: 90
|
|
« Reply #19 on: January 16, 2007, 12:49:00 am » |
|
Is er ondertussen al iets geweten over die toegang naar L2-cache bij vraag 5.c?
Ik heb die gewoon 4 cycli in het reservatiestation gezet en er dan vanuit gegaan dat die data op het einde van die 4e cyclus beschikbaar was en dan komt het schoon uit bij mij.
Dus je load staat dan geparkeerd van 6-9 in reservatiestation. Bij mij staat m'n laatste add in cyclus 10 dan nog net in het registerbestand. |
|
|
|
|
Logged
|
|
|
|
Ben
Salweno-fotograaf
Administrator
postmonster
Posts: 635
|
|
« Reply #20 on: January 16, 2007, 01:12:38 am » |
|
Dus je load staat dan geparkeerd van 6-9 in reservatiestation.
Bij mij staat m'n laatste add in cyclus 10 dan nog net in het registerbestand.
Hmm, idd foutje gemaakt met die load, staat iets te vroeg in het reservatiesation (laatste add zit dus idd nog net in registerbestand). Maar is het reservatiestation wel de plaats om die load te laten staan??? |
|
|
|
|
Logged
|
|
|
|
Fre
nerd
Posts: 90
|
|
« Reply #21 on: January 16, 2007, 01:19:09 am » |
|
Dus je load staat dan geparkeerd van 6-9 in reservatiestation.
Bij mij staat m'n laatste add in cyclus 10 dan nog net in het registerbestand.
Hmm, idd foutje gemaakt met die load, staat iets te vroeg in het reservatiesation (laatste add zit dus idd nog net in registerbestand). Maar is het reservatiestation wel de plaats om die load te laten staan??? Enigste dat ik niet weet of dat hij in cyclus 9 dan in reservatiestation staat of in de trap van leeseenheid |
|
|
|
|
Logged
|
|
|
|
...
.-- .... .. -. . .-.
postmonster
Posts: 372
|
|
« Reply #22 on: January 16, 2007, 12:13:05 pm » |
|
Heeft iemand een antwoord op vraag 7?
Ik vind niet direct iets in de cursus over de energie-efficintie van een SMT architectuur.
Hoofdstuk 10, slide 59-60 (tnx Ben en Stijn!). Hier staat dat SMT een zeer complexe architectuur is, en complex = niet energie-efficint (want vele verbindingen, misschien lekstromen,...) |
|
|
|
|
Logged
|
V: "The only verdict is vengeance; a vendetta, held as a votive, not in vain, for the value and veracity of such shall one day vindicate the vigilant and the virtuous."
|
|
|
kj1
n00b
Posts: 12
|
|
« Reply #23 on: January 18, 2008, 03:19:17 pm » |
|
Heb een beetje vragen over dit examen Vraag 5: wat moet er juist gebeuren met de L1 cache miss? Moet de instructie dan in de executietrap blijven wachten of terug naar het reservatiestation gaan (cfr cursus 3-78), en zoja, wanneer mag die dan juist naar de wakeup? Anyway, ik kom enkekle cycli te kort vo rond te gerake met die instructies. Vraag 6: ik geraak er zo nie direct uit wa we daar juist moeten doen met die store A en load A. gelijk da ik et zie komt de load na de store dus is der een raw. blijft dan de load a in het RS wachten en wordt de issue overgeslaan? edit blijkbaar sta er al een redelijke redenering op http://burgent.be/index.php?topic=168.msg1232#msg1232 cheers |
|
|
|
« Last Edit: January 18, 2008, 03:53:06 pm by kj1 »
|
Logged
|
|
|
|
deMax
nerd
Posts: 64
|
|
« Reply #24 on: January 19, 2008, 04:42:32 pm » |
|
Da ziet er mij vrij juist uit. Maar waarom zou je hier een harmonisch gemiddelde kunnen pakken? Die heeft Jeroen deze middag opgelost.
Stel dat je 100 instructies hebt.
Dan heb je:
40 instructies van sample 1, of 20 cycli
30 instructies van sample 2, of 10 cycli
30 instructies van sample 3, of 30 cycli
In totaal 60 cycli, 2/6 daarvan voor sample 1 etc...
Het gemiddeld vormogen wordt dan:
2/6 * 50W + 1/6 * 60W + 3/6 * 30W = 125/3 W
|
|
|
|
|
Logged
|
|
|
|
deMax
nerd
Posts: 64
|
|
« Reply #25 on: January 19, 2008, 06:31:10 pm » |
|
Yow, Ja die load, daar was iedereen vorig jaar ook over bezig. In de opgave staat "...opdat instructies die afhankelijk zijn van elkaar via echte data-afhankelijkheden in opeenvolgende cycli uitgevoerd kunnen worden (ook indien de producent van een registerwaarde een leesoperatie is die een cache miss blijkt te zijn)". Dus vanaf de data beschikbaar is kan de afhankelijke instructie de FU betreden. Hoe ik mijn oefening heb uitgewerkt blijkt dat de mul en de L2-load tegelijk uitgevoerd worden zodat alle operandi beschikbaar zijn voor dienen add. De load moet zeker niet in de executie-trap blijven wachten (het is een niet-blokerende L1-$ !), hij moet alleszins in mshr komen. Heb een beetje vragen over dit examen Vraag 5: wat moet er juist gebeuren met de L1 cache miss? Moet de instructie dan in de executietrap blijven wachten of terug naar het reservatiestation gaan (cfr cursus 3-78), en zoja, wanneer mag die dan juist naar de wakeup? Anyway, ik kom enkekle cycli te kort vo rond te gerake met die instructies. cheers |
|
|
|
|
Logged
|
|
|
|
deMax
nerd
Posts: 64
|
|
« Reply #26 on: January 19, 2008, 07:16:25 pm » |
|
Vraag 1
Dit vind ik toch een beetje verwarrend.
Wil iemand eens kijken naar slide 45 van hoofdstuk 8?
Daar staat voor zowel de O-toestand als de M-toestand: in het kolommetje BW "geef data". Geef data aan wie? Niemand heeft da toch nodig als er een BW gebeurt die andere data zal schrijven?
Ik vroeg mij dit af omdat we dit dan ook in de laatste 2 rijen van vraag1 moeten schrijven bij BW..
Verder denk ik dat er nog een foutje in de cursus staat op slide 43 en moeten 'M' en 'S' omgewisseld worden. Aja, tis toch als ge in de 'M' toestand zit dat het geheugen de data zal moeten leveren. Want als ge in 'S' zit kan je van daaruit de data geven. Ma soit. De vraag hierboven vind ik belangrijker.
|
|
|
|
|
Logged
|
|
|
|
Brahiiim
n00b
Posts: 42
|
|
« Reply #27 on: January 19, 2008, 07:43:04 pm » |
|
ik kan me vergissen, maar als een CPU naar een geheugenplaats wil schrijven waar hij de cacheblok niet van heeft, dan krijgt hij die eerst doorgestuurd van een andere CPU(die dat cacheblok op dat moment in zijn bezit heeft) en schrijft hij daarin.das sneller dan dat hij da van het geheugen zou gaan halen.. da maakt da een CPU die naar een gegeugenplaats wil schrijven, het meest up to date cacheblok ter beschikking krijgt.
hopelijk is het nu wa duidelijker...
|
|
|
|
|
Logged
|
|
|
|
Meerske
n00b
Posts: 41
|
|
« Reply #28 on: January 19, 2008, 08:02:07 pm » |
|
Vraag 1
Dit vind ik toch een beetje verwarrend.
Wil iemand eens kijken naar slide 45 van hoofdstuk 8?
Daar staat voor zowel de O-toestand als de M-toestand: in het kolommetje BW "geef data". Geef data aan wie? Niemand heeft da toch nodig als er een BW gebeurt die andere data zal schrijven?
een BW wordt gedaan vanuit een Local Write in toestand I. Dus moet ie eerst de data krijgen vooraleer ie kan schrijven. Dat is het antwoord op "Geef data aan wie" ik kan me vergissen, maar als een CPU naar een geheugenplaats wil schrijven waar hij de cacheblok niet van heeft, dan krijgt hij die eerst doorgestuurd van een andere CPU(die dat cacheblok op dat moment in zijn bezit heeft) en schrijft hij daarin.das sneller dan dat hij da van het geheugen zou gaan halen.. da maakt da een CPU die naar een gegeugenplaats wil schrijven, het meest up to date cacheblok ter beschikking krijgt.
hopelijk is het nu wa duidelijker...
echt duidelijk is het allemaal niet. In de oefeningen (pagina 42 van oefeningenbundel) verwisselt hij toestanden O en S door dat expliciet in de opgave te vermelden. Als je het volgens de slides zou moeten doen, kom je uit op een... error, dus de slides zullen wel niet juist zijn... nog iets over die oefening op MOESI op pagina 42; voorlaatste regel "st A" door CPU2; ik heb daar in de laatste kolom niets staan, maar volgens de slides zou daar WRITE A moeten komen omdat er in de slides staat: 'Er gebeurt niet meteen een write-back; writeback gebeurt wanneer cachelijn in O toestand vervangen moet worden'
iemand die hier iets meer over weet? |
|
|
|
« Last Edit: January 19, 2008, 08:05:56 pm by Meerske »
|
Logged
|
|
|
|
deMax
nerd
Posts: 64
|
|
« Reply #29 on: January 19, 2008, 08:07:08 pm » |
|
Ma ik zie het nut daar nie van in. Die waarde wordt toch direct overschreven. Volgens mij zou ge dus geen enkele toegang moeten doen. Enige wat er gebeurt is dan dat die andere cacheblokken genvalideerd worden. ik kan me vergissen, maar als een CPU naar een geheugenplaats wil schrijven waar hij de cacheblok niet van heeft, dan krijgt hij die eerst doorgestuurd van een andere CPU(die dat cacheblok op dat moment in zijn bezit heeft) en schrijft hij daarin.das sneller dan dat hij da van het geheugen zou gaan halen.. da maakt da een CPU die naar een gegeugenplaats wil schrijven, het meest up to date cacheblok ter beschikking krijgt.
hopelijk is het nu wa duidelijker...
Die moet ook nie geschreven worden want de cachelijn wordt niet vervangen. Tis alleen de toestand die verandert echt duidelijk is het allemaal niet. In de oefeningen (pagina 42 van oefeningenbundel) verwisselt hij toestanden O en S door dat expliciet in de opgave te vermelden. Als je het volgens de slides zou moeten doen, kom je uit op een... error, dus de slides zullen wel niet juist zijn... nog iets over die oefening op MOESI op pagina 42; voorlaatste regel "st A" door CPU2; ik heb daar in de laatste kolom niets staan, maar volgens de slides zou daar WRITE A moeten komen omdat er in de slides staat: 'Er gebeurt niet meteen een write-back; writeback gebeurt wanneer cachelijn in O toestand vervangen moet worden'
iemand die hier iets meer over weet? |
|
|
|
|
Logged
|
|
|
|
|
